【图】锁相环芯片PE3293中文资料

(2024/1/28 10:59:00)

锁相环芯片PE3293中文资料
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１主要特点

ＰＥ３２９３是Ｐｅｒｅｇｒｉｎｅ公司生产的一款高性能１．８ＧＨｚ／５５０ＭＨｚ双模整数分频集成锁相环，它内部集成了脉冲整形电路、鉴频／鉴相器电路、预分频、程序分频器、÷３２／３３和÷１６／１７两个双模式分频器、控制电路和锁相指示等电路。由于该ＩＣ采用了Ｐｅｒｅｇｒｉｎｅ的ＵＴＳｉＣＭＯＳ专利技术，因此，它的寄生输出成分在整个工作频段内都极低。ＰＥ３２９３具有以下特点：
●采用先进的寄生输出抑制技术，具有非常好的相位噪声特性和较高的频率稳定度；
●具有÷３２／３３和÷１６／１７两个双模式分频器其中前者的工作频率能达到１．８ＧＨｚ，后者的工作频率能达到５００ＭＨｚ；
●功耗很小，采用双环工作模式时，其典型工作电流为４ｍＡ；
●工作电压为２．７～３．３Ｖ；
●具有２４脚ＢＣＣ和２０脚ＴＳＳＯＰ两种封装形式；
●可用于ＰＣＳ基站、ＣＤＭＡ和手持式无线产品中。
２引脚说明
ＰＥ３２９３具有图１和图２所示的两种封装形式其中２４脚ＢＣＣ封装只比２０脚ＴＳＳＯＰ封装多４个保留引脚，其余引脚的引脚定义均相同，表１所列是２０脚ＴＳＳＯＰ封装的引脚定义。

表1 PE3293（以20脚TSSOP封装为例）的引脚定义

序号	名称	类型	功能描述
1	N/C		不连接
2	VDD		电源，2.7～3.3V，需用一个电容就近旁路接地
3	CP1	输出	PLL1内部的脉冲成形输出，用作外部VCO的输入驱动
4	GND		地端
5	fin1	输入	从PLL1（RR）VCO来的预分频器输入，最大频率为1.8GHz
6	Dec1		PLL1的电源去耦端，有必要用一个电容就近接地
7	VDD1		PLL1预分频器的电源，一般经3.3kΩ的电阻连到VDD
8	fr	输入	参考频率输入
9	GND		地端
10	f0LD	输出	复用器输出，包括PLL1和PLL2主计数器或参考计数器输出/时钟检测信号，以及移位寄存器移出数据
11	Clock	输入	CMOS时钟输入，在时钟信号的上升沿，各种计数器的串行数据将送入21bit的移位寄存器
12	Data	输入	二进制串行数据输入，为CMOS输入数据，MSB先，2bit的LSB为控制比特
13	LE	输入	负载使能CMOS入，当LE为高时，21bit的串行移位移位寄存器中的数据字将被送入相应的四个锁存器之一中（由控制比特决定）
14	VDD2	输出	PLL1预分频器的电源，使用时经3.3kΩ的电阻连到VDD0
15	Dec2	输出	PLL1的电源去耦端，有必要用一个电容就近接地
16	fin2	输入	从PLL1（IF）VCO来的预分频器输入，最大频率为500MHz
17	GND		地端
18	CP2	输出	PLL1内部的脉冲成形输出，用作外部VCO的输入驱动
19	VDD		2.7～3.3V电源，需经一个电容就近接地
20	VDD		电源，2.7～3.3V，需经一个电容就近接地

３.ＰＥ３２９３的组成原理
ＰＥ３２９３的功能原理框图如图３所示，它主要由２１－ｂｉｔ串行控制寄存器、一个复用输出器以及锁相环ＰＬＬ１和ＰＬＬ２组成。每个ＰＬＬ都有一组除Ｎ的整数主计数器、一个参考计数器、一个鉴相器以及带内部补偿电路的内部脉冲成形器，而每个除Ｎ的整数主计数器则包括一个内部双模预分频器，可用作计数和小数累加。
串行数据输入端Ｄａｔａ输入的数据可在时钟Ｃｌｏｃｋ的上升沿逐次移入２１ｂｉｔ的移位寄存器，其中ＭＳＢＭ１６　最先输入，当ＬＥ为高时，数据送入最后２位地址位所决定的２１ｂｉｔ的移位寄存器的相应地址中。图４所示是ＰＥ３２９３的寄存器位。如果将ｆＬＤ用作数据输出，那么移位寄存器中的Ｓ２０的内容将在Ｃｌｏｃｋ的下降沿送入ｆＬＤ，这样，ＰＥ３２９３和相应的器件就构成了环状结构。

ＰＬＬ１（ＲＦ）的ＶＣＯ频率ｆｉｎ１的大小与ｆｒ的值有关，它们之间的关系如下：
ｆｉｎ１＝[(３２×Ｍ１)＋Ａ１＋(Ｆ１／３２)]×ｆｒ／Ｒ１　
值得注意的是，为了获得连续的信道，必须满足Ａ１小于等于Ｍ１，而且ｆｉｎ１必须大于等于１０２４倍的（ｆｒ／Ｒ１）。
ＰＬＬ２（ＩＦ）的ＶＣＯ频率ｆｉｎ２的大小与ｆｒ的值有关，它们的关系如下：
ｆｉｎ２＝[１６Ｍ２＋Ａ２＋(Ｆ２／３２)]×(ｆｒ／Ｒ２)
同理，为了获得连续的信道，必须满足Ａ２小于等于Ｍ２，ｆｉｎ２必须大于等于２５６倍的（ｆｒ／Ｒ２）。
Ｆ１可用于决定ＰＬＬ１的分频比，如果Ｆ１为偶整数，那么，ＰＥ３２９３可自动化简分频数。比如，Ｆ１等于１２时分数１２／３２将自动化简为３／８这样，分母就可能为２，４，８，１６和３２。相应地，Ｆ２可用于决定ＰＬＬ２的分频比。