【图】PE3293引脚图
(2023/9/25 11:00:00)
PE3293引脚图
PE3293引脚图
PE3293引脚图
ＰＥ３２９３具有图１和图２所示的两种封装形式其中 ２４脚ＢＣＣ封装只比２０脚ＴＳＳＯＰ封装多４个保留引脚，其余引脚的引脚定义均相同，表１所列是２０脚ＴＳＳＯＰ封装的引脚定义。
表1 PE3293（以20脚TSSOP封装为例）的引脚定义
序 号
| 名 称
| 类 型
| 功 能 描 述
|
1
| N/C
| 不连接
| |
2
| VDD
| 电源，2.7～3.3V，需用一个电容就近旁路接地
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3
| CP1
| 输出
| PLL1内部的脉冲成形输出，用作外部VCO的输入驱动
|
4
| GND
| 地端
| |
5
| fin1
| 输入
| 从PLL1（RR）VCO来的预分频器输入，最大频率为1.8GHz
|
6
| Dec1
| PLL1的电源去耦端，有必要用一个电容就近接地
| |
7
| VDD1
| PLL1预分频器的电源，一般经3.3kΩ的电阻连到VDD
| |
8
| fr
| 输入
| 参考频率输入
|
9
| GND
| 地端
| |
10
| f0LD
| 输出
| 复用器输出，包括PLL1和PLL2主计数器或参考计数器输出/时钟检测信号，以及移位寄存器移出数据
|
11
| Clock
| 输入
| CMOS时钟输入，在时钟信号的上升沿，各种计数器的串行数据将送入21bit的移位寄存器
|
12
| Data
| 输入
| 二进制串行数据输入，为CMOS输入数据，MSB先，2bit的LSB为控制比特
|
13
| LE
| 输入
| 负载使能CMOS入，当LE为高时，21bit的串行移位移位寄存器中的数据字将被送入相应的四个锁存器之一中（由控制比特决定）
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14
| VDD2
| 输出
| PLL1预分频器的电源，使用时经3.3kΩ的电阻连到VDD0
|
15
| Dec2
| 输出
| PLL1的电源去耦端，有必要用一个电容就近接地
|
16
| fin2
| 输入
| 从PLL1（IF）VCO来的预分频器输入，最大频率为500MHz
|
17
| GND
| 地端
| |
18
| CP2
| 输出
| PLL1内部的脉冲成形输出，用作外部VCO的输入驱动
|
19
| VDD
| 2.7～3.3V电源，需经一个电容就近接地
| |
20
| VDD
| 电源，2.7～3.3V，需经一个电容就近接地
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